概要: 本レポートでは、オープンソースISAであるRISC-Vに関する近年（主に2021年～2025年）の研究動向を、以下の6つのカテゴリ別に整理します。各カテゴリごとに主要な学術論文のタイトル、発表年、要旨（日本語要約）、および主な貢献を表形式でまとめ、最後に全体的な研究傾向と注目トピックを分析します。

1. 命令セット拡張（Instruction Set Extensions）

近年、RISC-V命令セット拡張に関する研究が活発です。RISC-Vはモジュール式ISAの利点を生かし、新たな標準拡張（ベクトル、暗号など）や用途特化のカスタム命令の提案が相次ぎました。例えば、ベクトル拡張（RVV）は2021年に標準1.0が策定され、HPC分野での活用が研究されています。またAI向け拡張では、ニューラルネットワークの推論を高速化する専用命令をLLVMコンパイラから導出するアプローチや、AIコアを統合したプロセッサ設計が発表されています。以下に主要な論文を示します。

論文タイトル（発表年） 要旨（日本語） 主な貢献・結果
Exploring RISC-V long vector capabilities: A case study in Earth Sciences （2026） RISC-Vベクトル長可変拡張 (RVV) を搭載したプロセッサ上でEarth Sciences分野のコード（地震波シミュレータなど）の性能を評価した研究。長いベクトルレジスタを持つ試作CPU「EPAC」でアプリ最適化を行い、コード移植性を保ちつつ計算効率を向上させた。 Earth Sciences系HPCコードをRISC-Vベクトルアーキテクチャに最適化し、EPACプロトタイプ上で性能向上を実証。バッチ行列積（GEMM）のRVV対応最適化により、OpenBLAS比で大幅な高速化を達成するなど、RVVの有効性とポータビリティを示した。
Designing RISC-V Instruction Set Extensions for Artificial Neural Networks: An LLVM Compiler-Driven Perspective （2024） 埋め込み向けRISC-Vプロセッサにカスタム命令を追加してニューラルネット推論を高速化する手法を提案。PyTorch/Glow-LLVMを用いた命令需要分析に基づき、乗算付きロード等3種類の新命令を設計した。INT8量子化したCNN（RESNET18等）の推論で性能検証を実施。 LLVMを活用したANN向け命令拡張の設計フレームワークを提示。提案したLoad-Word-and-Multiply/Add/Subtract命令により、画像認識推論時間をRV32IM比で最大5倍高速化、コードサイズも11.7%削減。エッジAIプロセッサの性能/密度を大幅改善し、新規命令をLLVMに組み込む手順も体系化した。
The Design of Optimized RISC Processor for Edge Artificial Intelligence Based on Custom Instruction Set Extension （2023） ドメイン固有AIコアをRISC-Vプロセッサに組込み、カスタム命令で制御する軽量AI向け単一プロセッサアーキテクチャを提案。ベースコア+AIコアをFPGA実装し、オンチップ通信で高効率化。FPGA上で従来比の性能・効率を評価。 AIコプロセッサ統合型RISC-Vを提案。従来ヘテロ構成と比べ、193.88倍のスループット向上と52.75倍のエネルギー効率改善をFPGA上で達成。複雑な外部通信を排し、カスタム命令により命令数を削減することで、エッジAIに適した高効率プロセッサを実現した。

2. ハードウェア設計（Hardware Design）

RISC-Vハードウェア設計の研究では、低消費電力化やアウトオブオーダ実行、高性能コアからFPGA上の実装まで多彩なテーマが追求されています。オープンISAの利点により、学術・企業で独自プロセッサを設計する事例が増えました。組込み向けの小型・省電力コアから、Linux動作可能なアウトオブオーダ（OoO）64ビットコア、さらに非揮発性メモリ搭載CPUまで、様々な研究成果が報告されています。以下に主要な論文を示します。

論文タイトル（発表年） 要旨（日本語） 主な貢献・特徴
Design of RISC-V out-of-order processor based on segmented exclusive or Gshare branch prediction （2024） 32ビットRISC-V OoOプロセッサ（RV32IMC）を設計し、組込み向けに性能・電力・面積のバランスを追求した研究。4段パイプラインで投機的実行を実装し、高精度かつ小規模な分割排他型Gshare分岐予測方式を提案。割込み処理もハード・ソフトを適切分担して高速化している。 新しい軽量分岐予測（小規模PHTで従来Gshare比+1.2%精度）と高速割込み応答機構を実装。CoreMarkで2.802/MHz、Dhrystoneで1.389/MHzを達成するなど、組込み向けOoOコアの有効性を示した。
Research and Implementation of Performance Optimization Methods for RISC-V Level-5 Processors （2023） 5段パイプラインの32ビットRISC-Vプロセッサに対する高性能化手法を検討。分岐予測、メモリ階層、除算ユニットの最適化を行い、FPGA上でCoreMarkベンチマークでの性能を評価。特にジャンプ命令の予測やキャッシュ効率化に注力し、既存オープンコアを上回る性能を実現。 5段パイプラインRISC-Vに動的分岐予測やキャッシュ最適化を導入し、CoreMarkスコア2.92/MHzを達成。これは多くのオープンソースRISC-Vコアの性能を上回り、各最適化手法の定量的効果も分析。組込み向けRISC-Vの性能向上策を体系的に示した。
Energy-Efficient Nonvolatile RISC-V CPU with a Custom Instruction-Controlled Accelerator （2022） 磁気トンネル接合(MTJ)型の不揮発性素子を用いたRISC-V CPUとアクセラレータを提案。アクセラレータ制御をカスタム命令化することで、断続動作するIoT機器向けに高エネルギー効率を実現。55nm CMOS/MTJハイブリッド技術で試作し評価。 不揮発性メモリ内蔵RISC-Vにより、従来型（同一CPU+アクセラレータ構成）比で最大58%のエネルギー節約を達成。カスタム命令でアクセラレータを制御する新手法を提案し、電源断続するIoT用途での超低消費電力動作を実証した。

3. ソフトウェアスタック（Software Stack: コンパイラ・OS・ツールチェーン）

RISC-Vソフトウェアエコシステムもこの5年間で成熟が進みました。主要コンパイラ（GCC/LLVM）はRISC-Vを正式サポートし、新拡張（ベクトル命令など）への最適化も発展中です。しかし課題もあり、例えば自動ベクトル化についてはRISC-V特有の可変長ベクトル（VLA）の扱いに起因する非効率が指摘されています。一方、OS分野ではLinuxカーネルがRISC-Vを本格サポートし、スーパーバイザBI（SBI）やUEFIといった標準インタフェース仕様も策定され、移植性が向上しました。仮想化についても、RISC-Vは2021年にハイパーバイザ拡張を凍結しKVM対応が進むなど、着実に機能強化されています。下表に主要な研究・事例を示します。

論文タイトル・トピック（発表年） 要旨（日本語） 主な貢献・知見
Performance Left on the Table: An Evaluation of Compiler Autovectorization for RISC-V （2022） LLVMを用いたRISC-Vコードの自動ベクトル化性能を解析した研究。RISC-Vの可変長ベクトル(VLA)特有の制約により、いくつかのベンチマークで手動最適化コードに劣るケースがあることを報告し、その原因（数学関数のベクトル版未対応やループ依存解析の限界など）を詳細に分析した。 RISC-Vコンパイラの自動ベクトル化のボトルネックを定量評価。特にVLAゆえにLLVMが特定のループをベクトル化できない問題を明らかにし、ハードウェアの実ベクトル長の動的取得や標準数値関数のベクトル実装整備など、コンパイラ最適化改善策を提言した。
RISC-V Supervisor Binary Interface (SBI) 標準の策定 （2022） RISC-Vプラットフォーム間でOSが動作するための共通インタフェースであるSBIの仕様が2022年に策定・承認された。SBIはファームウェア層でハード依存の差異を吸収し、OSカーネルとハードの仲立ちを行う。この標準化により、従来各社独自だった低レベル機能呼び出しが統一され、RISC-V上のOS移植性が飛躍的に向上した。 SBI標準の策定・ratificationによる功績: RISC-Vマシン間でOSが一度の実装で普遍的に動作可能に。既に多くのベンダがSBIを実装済みであり、標準化によってエコシステム全体の互換性と安定性が向上。SBIはRISC-Vソフトウェアスタックの基盤整備に大きく貢献した。
LinuxにおけるRISC-Vサポートとリアルタイム拡張 （2024–2025） Linuxカーネルは近年RISC-Vアーキテクチャを公式サポートし、主要ディストリでもRISC-V版が提供されるようになった。2021年以降、ハイパーバイザ拡張の安定化に伴いKVMによる仮想化やUEFIブートが可能となり、組込みからサーバまで利用範囲が拡大している。また2024年にはPREEMPT_RTリアルタイムパッチのRISC-V対応が分析され、長時間動作での遅延特性が評価された。 Linux/RISC-Vエコシステムの成熟: メインラインLinuxにおけるRISC-V対応が充実し、UEFIやデバイスツリーを通じた標準ブートが実現。仮想化ではハイパーバイザ拡張によりKVMが実装され、マルチOS環境が構築可能に。リアルタイムLinuxの検証研究では、RISC-V上でも安定した遅延特性が得られることが示唆され、産業用途での適用可能性を裏付けた。

4. セキュリティ（Security）

RISC-Vのセキュリティ分野では、オープンISAの透明性を活かした新しいセキュアアーキテクチャの提案が続いています。信頼実行環境(TEE)に関しては、既存ISAのIntel SGXやARM TrustZoneに代わるオープンなソリューションとして、RISC-V上に複数のエンクレーブ機構が研究されています。代表例のKeystoneはPMP（物理メモリ保護）機能を用いたカスタマイズ可能なTEEフレームワークで、最小限のTCBで隔離されたエンクレーブ実行を可能にしました。また、ハードウェア支援によるメモリ安全強化も盛んで、データフロー完全性(DFI)を検証するRVDFIアーキテクチャや、タグ付けによるメモリ検査、サイドチャネル防御などが提案されています。さらに、RISC-V標準拡張として暗号命令が2021年に公認され、AESやSHAなどブロック暗号・ハッシュのハードウェアアクセラレーションが利用可能になりました。以下に主要な研究例を示します。

論文タイトル（発表年） 要旨（日本語） 主な貢献・特徴
Keystone: An Open Framework for Architecting Trusted Execution Environments （2020） RISC-V上で動作するオープンソースのTEEフレームワーク。最小のハード要件（標準RISC-Vコア＋デバイス鍵格納＋セキュアブート）でエンクレーブを実現し、Secure Monitor(SM)とエンクレーブランタイムによりOSから隔離された実行環境を提供。TCBを極小化（SM等で数千行: TrustZoneのTCBは数百万行）し、リモート認証や暗号鍵管理など必要機能を備える。 オープンかつ拡張可能なTEE基盤をRISC-Vで実装。**物理メモリ保護(PMP)**によるメモリ隔離で汎用OS上に安全なエンクレーブを構築し、セキュアブート・リモート認証機能も提供。従来ソリューション比でTCBを大幅削減し（数千行に簡素化）、オープンソースとして透明性・検証性を確保した点が貢献。
RVDFI: Hardware-Assisted Data-Flow Integrity on RISC-V （2021） オープンコアRocket Chipに改変を加え、完全なデータフロー整合性(DFI)検証をハードウェアで実現するRISC-Vアーキテクチャを提案。メモリ領域ごとに16ビットタグを付与し、不正な制御フローやメモリ改ざんを検出。評価ではソフトウェアDFIより桁違いに低いオーバーヘッドで完全DFIを達成した。 ハードウェアDFI検証により、平均17.8%の性能オーバーヘッドで完全なデータフロー保護を実現。タグ方式DFIとして従来手法(HDFI等)より微細粒度かつ高速で、Rocket ChipベースのFPGA実装で有効性を実証。セキュリティ強度を保ちつつ実用的なオーバーヘッドに抑えた点が優れる。
Penglai Enclave: A Scalable TEE System for RISC-V （2021） 大規模なマルチエンクレーブを支えるために設計されたRISC-V向けTEEシステム。PMPエントリ数の制限による同時エンクレーブ数の少なさという課題に対し、動的メモリ管理とマルチレベルの信頼モデルで対処。1,000個以上のエンクレーブを同時実行できる高いスケーラビリティを達成した。 高いスケーラビリティ: Penglaiは数千のエンクレーブを低オーバーヘッドで並行実行可能にし、従来のKeystoneやSanctumが抱えるエンクレーブ数制限を克服。メモリページの動的割当てとマルチレイヤ隔離により、大規模クラウド環境でも適用可能なRISC-V TEEを構築した点が新規性。

5. 教育・研究用途での利用（Education & Research Use）

オープンでシンプルなRISC-Vは教育用途にも急速に普及しています。近年、多くの大学が計算機アーキテクチャや組込みシステムの教材にRISC-Vを採用し始めました。これは従来主流だったMIPSやARMに代わり、学生が実際のオープンソースCPUを扱える利点があります。実例として、Imagination社が提供するRVfpga教材ではWestern Digital社の公開CPUコア SweRV を用い、FPGA上で実動作するSoCを題材にした実践的なアーキテクチャ講座が無償提供されています。また、教育向けに多数のオープンRISC-V実装が公開されており、それらを比較・評価した研究も登場しました。以下に事例を示します。

論文・教材タイトル（発表年） 要旨（日本語） 主な貢献・特徴
RVfpga: Understanding Computer Architecture （2021） Imagination Technologies社による無償の大学向けRISC-V教材。実際の商用RISC-Vコア（Western DigitalのSweRV EH1コア）を利用し、学生がFPGA上で本物のSoCを動かしながら計算機アーキテクチャを学べるコース。基本的な5段パイプラインの実機解析から、カスタム命令の実装、Zephyr RTOS動作まで段階的に扱う。 実践的教育: 完全に実働するRISC-V SoCを教材に採用し、学生はブラックボックスでない実プロセッサでアーキテクチャを学習可能。教材一式（教員ガイド、学生実習マニュアル、講義スライド等）を整備し、2～3学期分の内容を提供。世界中の大学で採用が進み、オンラインコース（英語・中国語）も展開されつつある。
Pedagogically Motivated and Composable Open-Source RISC-V Processors for Computer Science Education （2023） コンピュータサイエンス教育向けのRISC-V実装エコシステムを評価・構築した研究。まず教育目的で有用な評価基準を定義し、既存の多数のオープンソースRISC-Vコア（Rocket他）を調査。その結果を踏まえ、単一サイクル版・パイプライン版・キャッシュ搭載版など複数モデルを含む包括的な学習用プロセッサ「WISC-V」を開発し公開した。学生のフィードバックも報告。 教育向けRISC-Vプラットフォームの提案: 既存オープンコアの長所短所を分析し、**授業で扱いやすいコンポーザブルなRISC-Vコア群(WISC-V)**を開発。これには検証環境・コンパイラ・テストベンチ・FPGA実装手順まで含み、教員が即利用できる形で公開した。初級〜中級アーキテクチャ講義での活用を想定し、学生から肯定的な学習効果の報告も得た。
オープンソースRISC-Vによる学生プロジェクト（事例, 2022） 世界各地の大学で学生がRISC-Vプロセッサ設計を体験するプロジェクト型学習が行われている。例えば米国のある大学では学部生がRISC-Vコアを用いたマイコンを構築し、ツールフローや周辺回路を含めて組み上げる試みがなされ、難易度は高いが有意義との報告がある。これら自発的プロジェクト参加者の多くは卒業後、関連分野の大学院進学や業界就職に進んでいる。 学生の能動的学習: RISC-Vはオープンソースゆえ学生自身がCPU設計の全工程（命令セットからRTL実装、FPGA実装、ソフト開発まで）を経験可能。このような深い体験は少人数でも提供でき、参加学生の専門分野への興味喚起やキャリア形成に寄与している。カリキュラム全員への必修は難しくとも、選択制プロジェクトやバッジ制学習としてRISC-Vを組み込む動きが広がっている。

6. 組み込みシステム・IoTでの活用事例（Embedded Systems & IoT Applications）

組み込みシステムやIoT分野でもRISC-Vの採用が急増しています。オープンISAでライセンス料不要な利点から、マイコンやセンサノード向けに各種RISC-Vコアが投入されつつあります。研究面では、超低消費電力設計や小型チップへの実装事例が豊富です。ETH ZürichとUniversity of BolognaによるPULP (Parallel Ultra-Low Power)プラットフォームは、数mW級の電力枠で高いエネルギー効率を達成するオープンRISC-VベースSoC群を開発し、実チップでの動作を実証してきました。また、IoTデバイスのセキュリティ需要に応え、軽量暗号をハードウェア実装したRISC-V SoCも提案されています。以下に事例を示します。

論文・プロジェクトタイトル（発表年） 要旨（日本語） 主な貢献・特徴
PULP: Parallel Ultra-Low-Power platform （2019–2023） スイスETH Zürichと伊ボローニャ大によるオープンソースIoT向けRISC-Vプラットフォーム。シングルコアのマイコンから多コアAI加速器内蔵チップまで複数の試作ICを製造し、いずれも数mWオーダで動作。 代表的なPULPチップでは、イベント駆動型マイクロ制御やDNN推論アクセラレータを搭載し、エネルギー効率で業界トップクラスを達成したと報告。 超低電力RISC-V SoC設計の先駆け: PULPはオープンソースIPコア群とソフトスタックを提供し、研究コミュニティに広く利用されている。複数の実シリコン実証により、RISC-VがIoTエッジで要求される極小電力・高効率を達成できることを示した。例えばAIoT向け「Marsellus」チップではDNNアクセラレータを統合し、ボディバイアス適応で30%性能向上を達成するなど、最先端技術を盛り込んでいる。
Design of an SoC Based on 32-bit RISC-V Processor with Low-Latency Lightweight Cryptographic Cores （2023） スマートIoTデバイス向けに、軽量暗号アルゴリズム用アクセラレータを統合した32ビットRISC-V SoCをFPGA上に実装した研究。SpinalHDLで記述されたVexRiscvコアに、ブロック暗号PRINCE・PRESENT-80、ストリーム暗号ChaCha、ハッシュSHA3-512の専用コアを接続。 それぞれ低レイテンシ化の工夫を凝らし、SoC全体をレジスタ制御バスで統合。組み込み向け暗号機能を小面積・高速に提供するプラットフォームを示した。 IoT機器のセキュアSoC設計: オープンコア(VexRiscv)に複数の軽量暗号アクセラレータを組込み、暗号処理をハードウェアで高速化。提案SoCはFPGA上で動作確認され、ソフトから各暗号エンジンを呼び出すファームウェアも開発。結果、暗号化のクロックサイクル数を大幅短縮でき、IoTノードで求められるリアルタイム性と省電力性を両立する手法を提示した。
ESP32-C3 マイクロコントローラ （2021, 製品事例） 商用IoT向けマイコンへのRISC-V採用例として、Espressif社のESP32-C3が挙げられる。これはシングルコアの32ビットRISC-V（RV32IMC）を搭載し、Wi-FiおよびBLE通信機能を統合したSoCである。従来製品のESP32（Xtensa搭載）からアーキテクチャをRISC-Vに刷新したもので、セキュアブートや暗号アクセラレータも内蔵する。価格帯と性能を従来並みに維持しつつ、オープンISAへの移行を実現した点で業界の注目を集めた。 業界におけるRISC-V採用の成功例: 大量出荷されるIoTマイコンにRISC-Vコアが搭載され、市場で実用に供されていることを示すケース。オープンISAによりライセンスコストを削減しつつ、従来アプリとのソフト互換性や開発ツール整備も順調に進んだ。ESP32-C3の成功は他社にも波及し、2022年以降多くのIoTチップベンダーがRISC-Vベースのマイコンを発表・製品化している。

全体の研究動向と注目トピック

近年のRISC-V研究は、ハードウェアとソフトウェアの両面で急速な進歩を遂げています。命令セット拡張では、ベクトル演算やAIアクセラレーション、暗号化支援など新しい標準仕様が次々と策定・実装され、学術コミュニティでも独自のカスタム拡張提案が盛んです。特にAI分野では、オープンISAの自由度を活かしてモデル固有の命令を追加する研究が台頭し、エッジ推論の性能向上に寄与しています。

ハードウェア設計面では、オープンソースのリファレンス実装（RocketやBOOMなど）を基盤に、各種最適化研究が展開されています。低パワーIoTコアから高性能OoOコアまで幅広く、オープンアーキテクチャによる設計民主化が進んでいます。特にPULPのように学術主導で試作チップを次々とテープアウトし成果をフィードバックする動きは、従来の商用ISAでは困難だったイノベーション促進モデルといえます。また、非揮発性メモリやMRAMを統合したプロセッサなど新興技術との組み合わせも積極的に模索されています。

ソフトウェアスタックも成熟期に入り、Linuxや主要OSがRISC-Vを正式サポートすることでエコシステムの実用性が飛躍的に向上しました。標準化団体によるSBIやUEFIの整備、コンパイラ最適化の高度化により、開発者は既存プラットフォーム同様の環境でRISC-Vを扱えるようになっています。ただし、自動ベクトル化性能など一部で既存アーキテクチャとの差が残る領域も指摘されており、今後の最適化研究の余地となっています。

セキュリティに関しては、オープンISAゆえにアーキテクチャレベルでの安全機能実験が活発です。学術提案のTEEやメモリ保護機構は多様化し、特にKeystoneやPenglaiのようなオープンTEEフレームワークは、信頼計算基盤をオープンに構築できる道を示しました。また、RISC-V標準の暗号拡張が導入されたことにより、組込みデバイスのセキュリティ実装が容易になり、さらに高度なサイドチャネル防御やメモリ安全機構（CHERI風の能力指向アーキテクチャなど）への発展も期待されます。

教育面では、RISC-Vはコンピュータ教育の現代化を牽引しています。学生が実際に触れるISAとして、ブラックボックス化された商用CPUではなくオープンなRISC-Vを使う流れは今後ますます強まるでしょう。既に多くの教材・講義がRISC-Vに移行し、オープンコアを用いた課題研究を通じて次世代エンジニアを育成する好循環が生まれています。

最後に、IoT/組み込み応用ではRISC-V採用が商用レベルで拡大しつつあります。研究コミュニティの成果が実チップに取り入れられ（例えばPULP系コアや軽量暗号コアの実装など）、オープンISAが現実の製品で信頼に足ることを示した意義は大きいです。今後は自動車、データセンター、宇宙分野まで含め、より幅広い産業領域でのRISC-V適用研究が加速すると予想されます。

以上のように、2010年代後半に胎動期を迎えたRISC-Vは、2020年代半ばに至り生態系の充実と多様な研究成果が花開いています。他ISAからの移植や比較評価も進み、オープンスタンダードとしての地位を確立しつつある現在、「RISC-V時代」の本格的な幕開けが感じられる状況と言えるでしょう。

参考文献: 本レポートで言及した論文・資料の出典は各所に【】で示したとおりです。各カテゴリの表中に記載した文献番号は該当箇所の出典を表しています。

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